华为何庭波论文解析无EUV光刻下的芯片创新路径
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在世界半导体产业普遍依赖极紫外光刻技术的背景下，华为半导体负责人何庭波日前在中科院科技论文平台发表了最新研究成果。这篇题为《华为τ芯片的热力学悖论》的论文深入探讨了在无法获取EUV设备的情况下，如何通过3D芯片堆叠技术突破传统工艺限制。
研究指出，传统观点认为集成电路的能耗主要集中在晶体管计算过程，但实测数据显示，芯片内部的长距离数据传输耗能占比高达总功耗的90%。何庭波形象地将此现象比作人类的日常工作：人们不仅在工作时消耗体能，通勤过程同样耗费大量能量。
华为提出的解决方案是"逻辑折叠"技术，该技术通过优化电路架构，将原本平面分布的模块进行立体重组。实验数据显示，采用这种设计的关键连线长度缩短幅度可达20%-70%，缓冲器数量由4.36万减少到1.9万个，显著降低了数据传输能耗。
在性能表现方面，最新一代麒麟芯片的晶体管密度提升55%，各核心模块功耗下降明显：NPU功耗降低66%，GPU减少58%，CPU高性能核心下降41%。更令人意外的是，在算力维持29TOPS不变的前提下，NPU工作频率降低63%，电压也从0.85V下降至0.55V。
研究同时指出，这项技术并非完美解决方案。如果设计者将节省的资源全部用于提升频率，反而可能导致功耗上升。此外，芯片3D集成仍面临混合键合、散热传导等工程技术难题，需要未来持续突破。
论文最后引用古希腊神话比喻半导体技术的发展历程。每一代进步都像西西弗斯推石上山，而折叠技术带来的时间余量，则为这条艰难的攀登之路提供了新的可能。正如研究展现的那样，更复杂的芯片架构未必意味着更高的能耗，反而可能实现更高效率的计算。
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